英偉達首席執(zhí)行官黃仁勛近日對華為提出的“韜定律”發(fā)表公開評論，引發(fā)行業(yè)熱議。他肯定了華為在芯片技術領域的突破性進展，但同時認為該技術不會對臺積電構成實質(zhì)性威脅。黃仁勛指出，臺積電在芯片堆疊與3D封裝領域已積累近十年經(jīng)驗，其技術儲備處于全球領先地位。然而，這一觀點被部分業(yè)內(nèi)人士指出存在認知偏差，核心爭議在于對華為“邏輯折疊”技術的理解存在差異。

據(jù)技術分析顯示，黃仁勛將華為的“邏輯折疊”技術簡單類比為臺積電現(xiàn)有的常規(guī)3D封裝方案，暗示華為的技術路徑是臺積電多年前已實現(xiàn)的成果。但行業(yè)專家強調(diào)，兩者在技術維度上存在根本性區(qū)別。華為的邏輯折疊屬于“韜定律”框架下的底層創(chuàng)新，其核心在于通過三維立體折疊與垂直互連技術，將傳統(tǒng)二維平面的電路布局進行重構。這種設計可使芯片關鍵路徑的走線長度縮短50%至80%，顯著降低信號傳輸?shù)腞C負載，從而在物理層面提升芯片性能。

北京大學集成電路學院的研究團隊通過對比分析，將兩種技術路線明確區(qū)分為“真3D”與“贗3D”。傳統(tǒng)封裝技術（贗3D）以功能模塊為單位分配至不同芯片（die），同一模塊內(nèi)的標準單元必須集中于單一片上，無法跨芯片拆分。其優(yōu)化對象是多顆獨立制造的芯片，類似于將預制積木進行緊湊堆疊。而華為的邏輯折疊技術（真3D）則支持在單個模塊內(nèi)部自由劃分標準單元，允許其分布于不同芯片之上。該技術將多芯片構成的整體視為統(tǒng)一設計空間，可在三維維度內(nèi)實現(xiàn)跨芯片的邏輯變換與優(yōu)化，其操作對象直接延伸至單芯片內(nèi)部的組合邏輯門，相當于在設計積木形狀階段即完成結(jié)構規(guī)劃。

技術對比顯示，臺積電的CoWoS、SoIC等封裝技術主要聚焦于“物理堆疊”的效率提升，通過優(yōu)化芯片間的連接方式減少空間占用。而華為的邏輯折疊技術則著眼于“設計邏輯”的重構，通過改變電路布局的根本規(guī)則實現(xiàn)性能突破。這種差異被業(yè)界視為從傳統(tǒng)“幾何思維”向“系統(tǒng)思維”的產(chǎn)業(yè)范式轉(zhuǎn)變，也是黃仁勛評價引發(fā)爭議的關鍵所在。有分析師指出，將兩種技術簡單類比可能低估了華為在芯片設計方法論上的創(chuàng)新價值。